Задачи: • Разработка и отладка RTL на Verilog • Разработка управляющего ПО на C (Microblaze, Vitis) • Интеграция P4-логики • Интеграция и настройка IP-ядер в Vivado • Реализация протоколов: 10G Ethernet, UDP, IPv4/IPv6, PTP (IEEE 1588), SyncE • Работа с интерфейсами: AXI4-MM / Stream / Lite • Интеграция 10G, DDR4, PCIe (XDMA), SPI, I2C • Оптимизация высокоскоростных трактов Требования: • Уверенный Verilog • Опыт разработки на C • Понимание архитектуры FPGA (Xilinx) • Опыт работы с Vivado / Vitis • Понимание Ethernet и UDP/IP • Опыт работы с AXI • Опыт интеграции 10G и PCIe Плюсом будет: • Опыт реализации PTP Transparent Clock (P2P / E2E) • Опыт работы с SyncE • Реализация WRED или других congestion control алгоритмов • Оптимизация high-speed datapath • Аппаратная обработка сетевого трафика Условия: • Официальное трудоустройство
Загружаем…