RTL Engineer Memory Subsystem

Задачи: — Проектирование и оптимизация RTL подсистемы памяти — Интеграция контроллеров памяти и PHY Требования: — Знание RTL, SystemVerilog, Verilog — Опыт работы с контроллерами памяти и PHY — Понимание компьютерной архитектуры, синтеза, DFI, DDR, DVFS, low-power design, LPDDR, HBM, микропроархитектуры, ECC, clock-domain crossing Условия: — Работа в офисе в Бангалоре