Разработкой сложных функциональных модулей для ASIC на Verilog/SystemVerilog. Опыт разработки RTL от 3 лет.
Задачи:
— Разработка сложных функциональных модулей для ASIC на Verilog/SystemVerilog.
Требования:
— Опыт разработки RTL от 3 лет.
— Знание Verilog/SystemVerilog.
— Опыт использования RTL симулятора от 3 лет (любой вендор).
— Опыт использования Linux.
— Знание английского языка на уровне чтения технической документации и ведения переписки на технические темы.
— Опыт работы с системами контроля версий.
Дополнительно приветствуется:
— Опыт разработки блоков помехоустойчивого кодирования.
— Знание стандартов LTE/5G L1.
— Опыт разработки и имплементации алгоритмов цифровой обработки сигналов (ЦОС).
— Знакомство с методами верификации.
— Опыт использования Python или MATLAB/Simulink.
Условия:
— Полный рабочий день.
— Возможна удалённая работа.
О компании:
Департамент разработки процессорных архитектур YADRO ведёт разработку процессорных IP ядер RISC-V для использования в составе серверных, сетевых продуктов, систем хранения данных, планшетов и других устройств.
Контакты работодателя доступны по кнопке «Откликнуться» после входа.
67/100
Средняя вакансия
Оценка от Job Hunters AI
Инженер по разработке RTL (Wireless); зарплата не указана; понятные задачи; гибкий формат.
Из чего сложилась оценка. Нажмите, чтобы узнать подробнее
Зарплата не указана
В объявлении отсутствует информация о размере и структуре оплаты труда.
Из объявления
Требуется «Инженер по разработке RTL (Wireless)» (Москва) … Компания «YADRO» ищет хорошего специалиста на вакансию «Инженер по разработке RTL (Wireless)». … Полный рабочий день.